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你打的错了太多，还好我还知道几个专业词汇，能猜出原文是什么。翻译如下：
如图1.18所示，（前半句缺）有一个光滑截面积及均匀分布的掺杂物。与图1.18的表面浅n浅p型齐纳管相比电流分布于更大的面积，后者的掺杂浓度随离表面的距离变化而且在其尖角处有大电场。这些齐纳管会被大电流烧坏。损坏处就是靠近表面的尖角处。如果电流由外部电路限制使得结内能量耗散保持在安全范围以内，结就不会烧坏。操作于反向击穿状态下的pn结叫齐纳二极管，用作电压参照或保护敏感元件的削波和箝位电路。
这句没有彻底搞懂，其他都ok ：The die-to-die via pitch is very small and provides the possibility of arranging digital functional unit blocks across multiple die at a very fine level of granularity
die-to-die后面省略了什么？die-to-die interconnect ？
via pitch 指的是什么？via是介词，不是形容词吧？
digital functional unit blocks 是不是指的 控制电路而非运算电路？ 比如时钟系统什么的？
at a very fine level of granularity 是不是小制程的意思？
3D集成电路封装技术属于新兴科技，如图10.1所示，它是几个互联芯片在垂直方向上的堆栈/堆叠。芯片间的跨距非常微小，使得芯片之间的数字功能单元能够集成进来。这样的好处是缩短了连接线总长，从而降低线路延迟、能耗更低。
3d芯片由于采用了短程、快速的垂直连线，能够很好的解决此前因为冗长、慢速的全局连线所带来的线路延迟问题。3d集成和封装技术发展势头很猛，已成为半导体业界的宠儿。几大芯片公司争相在其商用领域的产品上采用3d封装工艺。
单个微架构模块在电路中的位置能直接影响到芯片的很多性能。第一，芯片布局（各模块的几何架构及互联线路？？）直接影响芯片的运算性能[周期指令量(IPC)]，因为要获得更高的目标时钟频率，就要在不同模块间架设互联线路。这会提高也可能降低线路延迟。 第二，散热和耗散问题和芯片布局息息相关。这是因为单个微架构模块的温度并不只是取决于自身的发热量，也取决于其周围的模块单元对其造成的影响。
此外，每个晶体管的耗散功率会随着温度的升高而几何增长。第三，芯片布局影响到总线和时钟分配网络的动态能耗。整合到全局互联电路中的触发器的数量也会对时钟系统的能耗产生影响。尽管如此，性能和发热量总是冲突的，各个发热元件的距离越近，性能会提升的同时对温度控制的要求就更高。不同的应用会有不同的设计局限，因此我们需要一个面向目标的，自动的芯片布局规划器，允许用户根据自身的设计需求，找到有效的折衷方案。本节会讨论以下相关议题。
METAL 金属
THIN OXIDE 薄氧化物
PWELL CHANNEL PWELL(P阱)沟道
NEPI DRAIN N SOURCE NEPI漏极N源极
句子：
图 1.17 一个双扩散DOMOS晶体管的制备，先通过多晶硅里的一个洞在n型epi里扩散出一个p阱。第二次n型扩散形成了源极。漏极就是原来的epi，而p阱形成了沟道。沟道长度取决于p阱和n型源极的横向扩散。epi做成了漏极接触。多个这样的器件排成阵列可以做成高效的电力晶体管。
齐纳二极管
pn结操作于击穿状态用来作电压参照或削波和箝位电路。 击穿电压随结的较轻掺杂一侧的掺杂浓度平方根变化，如方程1.26所描述。要想让齐纳管被击穿时不损坏，至关重要的是电流必须分布在结的整个截面积上。掺杂和电场的不均匀性导致击穿首先在掺杂浓度最高或电场最大的地方。如图1.18所示，深层iso齐纳管有一个光滑截面积及均匀分布的掺杂物。与图1.18的表面浅n浅p型齐纳管相比电流分布于更大的面积，后者的掺杂浓度随离表面的距离变化而且在其尖角处有大电场。这些齐纳管会被大电流烧坏。损坏处就是靠近表面的尖角处。如果电流由外部电路限制使得结内能量耗散保持在安全范围以内，结就不会烧坏。操作于反向击穿状态下的pn结叫齐纳二极管，用作电压参照或保护敏感元件的削波和箝位电路。
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单词：POLY 多 METAL 金属 THIN OXIDE 薄氧化物 PWELL CHANNEL PWELL(P阱)沟道 NEPI DRAIN N SOURCE NEPI漏极N源极 句子：图 1.17 一个双扩散DOMOS晶体管的制备，先通过多晶硅里的一个洞在n型epi里扩散出一个p阱。第二次n型扩散形成了源极。漏极就是原来的epi，而p阱形成
